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| RTL组合电路描述的Verilog HDL编译器的设计 | |
| 引用本文： | 陈骥,邝继顺,张大方.RTL组合电路描述的Verilog HDL编译器的设计[J].湖南农业大学学报(自然科学版),2001,28(4). |
| 作者姓名： | 陈骥 邝继顺 张大方 |
| 作者单位： | 湖南大学计算机科学系!湖南长沙410082 |
| 基金项目： | 国家自然科学基金项目 ( 697330 1 0，699730 1 6) |
| 摘 要： | 设计了一个针对ISCAS85／89Benchmark，用于RTL组合电路VerilogHDL描述的编译器，这个编译器可以作为RTL电路测试研究的辅助工具，在对VerilogHDL和RTL描述的特点进行分析的基础上，阐述了该编译器解析VerilogHDL描述、创建功能模块类库和RTL描述转化为无层次分块的门级描述的基本原理，提出了主要问题的解决策略。 |
| 关 键 词： | VerilogHDL ISCAS85／89Benchmark 寄存器传送级描述 编译器 电路测试 RTL组合电路 设计 |
A Verilog HDL Compiler for RTL Combinational Circuits |
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| CHEN Ji,KUANG Ji shun,ZHANG Da fang.A Verilog HDL Compiler for RTL Combinational Circuits[J].Journal of Hunan Agricultural University,2001,28(4). | |
| Authors: | CHEN Ji KUANG Ji shun ZHANG Da fang |
| Abstract: | |
| Keywords: | Verilog HDL ISCAS 85/89 Benchmarks RTL compile ATPG |
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